Layout versus schematic

Layout versus schematic (LVS) は、集積回路の設計に使用されるCADツール (プログラム)のひとつ。集積回路を製造するために作成したフォトマスクパターンが、設計した回路図と一致しているかを検証するために使用する。マスクパターンからMOSFETなどの機能素子を抽出することにより回路図を推定し、本来の回路図データと比較する。設計の元となった回路網データと、設計後から抽出した回路網データと比較することにより、意図した設計がされたかの判断を行う。