Leiaute Versus Esquemático

Leiaute Versus Esquemático (LVS), do inglês Layout Versus Schematic, é uma categoria de ferramentas de EDA voltada a verificação de circuitos integrados. Como o próprio nome diz, o LVS, é uma verificação que compara o esquemático extraído de um leiaute com o esquemático original. Usualmente esse esquemático inicial se encontra nos formatos SPICE e Verilog. Após a extração do Leiaute para um formato descritivo de esquemático e.g., SPICE, utiliza-se de técnicas de verificação formal para checar a equivalência entre os circuitos. Vale lembrar que isso requer a simplificação dos circuitos provenientes do leiaute, já que no leiaute pode haver caminhos redundantes, etc.